Spíš by AMD mohlo vydávat X3D modely hned při vydání, protože na tyhle procesory čeká většina uživatelů.
Odpovědět2 4
Predchadzajuca 3D pamať CPU bola riešena nano vrstvou pamate čo sa dala na CPU, nevyhoda bolo horšie chladenie a nišie napatia aj preto CPU isli na niššich taktoch.
Lenže teraz je to o inom a vyzera to tak že ta 3D pamať je už v CPU :D preto ZEN5 3D si može dovoliť vyšie napatia aj vyšie takty, vyzera to tak že všetke ZEN5 maju 3D pamať len niektore ju maju vypnutu :)
Odpovědět0 8
Nějaký zdroj by nebyl, nebo je to jen čisté blouznění?
Odpovědět3 0
zdroj oficialny nie ale rozoberalo sa to na youtube, ked sa porovnaval ZEN4 so ZEN5
Prišli na to že velky narast tranzistorov v CPU oblasti nieje prakticky su totožne a pamať sa dokonca zmenšila s 24mm na 15mm a zrazu so 6 milionov tranzistorov to vyskočilo skoro na 9 miliony, tak kde su, jedna s možnosti je skryta v 3D pamati :)
Odpovědět0 3
miliony, miliardy, nanometry, milimetry na kvadrat.... Chlape jakýkoli údaj píšete, to chyba o tři řády, nebo alespoň dimenzi.
No ale jedno je jasné, jestli pomocí 3 milionů tranzistorů uloží 512 Mbit informace, tak to bude nejmíň Nobelova cena.
Odpovědět3 0
Snajprik je fanúšik liliputina, to myslím dostatočne vysvetľuje jeho "postoj" k realite a detailom. Všetko čo jeho mozog vyprodukuje je odpad.
Odpovědět1 1
Nepiš kraviny. Rozdíl vůči předchozí verzi je ten, že je mezi cache méně spojů, jež byly redundantní (protože nebylo vyladěné vrstvení a napojení cache, tudíž mnoho spojů nebylo funkčních, ale fungovalo to díky té redundantnosti) to se nyní mění, spoje mají asi třetinu, v-cache je tudíž rozměrově menší a čip tedy nepřekrývá jádra. Proto ty vyšší takty.
Odpovědět1 1
Nebylo to kvůli chlazení ale omezení maximálního napětí. Navýšená L3 zvládla méně než samotný CPU chiplet.
Odpovědět1 0
To by mě zajímalo, jak to udělali. Ale efekt na výsledek budou mít taky velikost cache a latence.
Nicméně fakt se těším hlavně na EPYC s 3D. Příští rok nám končí leasing na EPYC zen2 a po testovani Zen4 3D očekávám výkonový skok jako blázen.
Odpovědět1 0
Jak jsem psal výše. Méně spojů, navrstvený čip je tudíž menší a nepřekrývá jádra, tudíž se nezhoršuje tak moc to chlazení jader
Odpovědět2 0
To že zde nejsou redundantní spoje, samo o sobě navýšení latence neznamená. Prostě rozhraní na chipletu i vrchní vrstvě optimalizovali, aby zabralo menší plochu.
Odpovědět1 0